运用适当的频率设计降低取样抖动优化ADC SNR

摘要

在任何需要极快速模拟数字转换器 (ADC) 的系统中，起因于取样频率抖动的信号噪声比 / 无杂散信号动态范围 (SNR/SFDR) 劣化确实是亟待解决的设计问题，本文旨在协助系统设计人员了解这一问题，以及如何适当选择与优化实际设计的频率解决方案，另外也举出一项实例说明实际的解决方案。

简介

对于现今高速取样系统而言，提升模拟数字转换器的动态信号噪声比 / 无杂散信号动态范围(SNR/SFDR) 性能 (ADC) 通常是重要的设计难题。除了量化误差之外，高速 ADC 如今通常都有前端取样及保持 (S/H) 阶段，以便在进入量化前先进行模拟输入值的取样及保持。这个 S/H 动作会在应用程序要求的预先定义时间执行，但是，在这个过程中，会有两种类型的时序误差，导致 ADC 动态性能不明显。

第一个取样误差是孔径抖动，这是不同取样点的孔径延迟偏差。孔径延迟是使用者要求进行模拟输入取样到实际进行取样之间的时间延迟，也可说是频率信号取样边缘与进行取样时两者之间的时间差异。ADC 的 S/H 进入“保持”模式时，便会进行取样。孔径抖动的程度通常与 ADC 设计技术及构装过程有关，这是 ADC 厂商提供的预先定义规则，系统设计人员几乎无法控制。

第二个取样误差是频率抖动，这是取样频率边缘本身做为取样指令发出者时产生的时序差异。频率边缘的位置出现变化时，便会改变取样点的位置，因此在不准确的位置进行输入波形的取样。如何产生精确的采样频率，以便达到 ADC 性能优化，是系统设计人员能够克服的难题，本文将针对此主题进行探讨。

了解取样抖动对于 ADC 动态性能所产生的影响

同样是 14 位分辨率 ADC，在不同的输入频率与不同的取样率之下，达到的性能便不相同。确切的 ADC 性能必须使用 SNR 与 SFDR 在特定输入频率及特定取样率之下以 dB 为单位进行测量，这也称为 ADC 动态性能。

有三种误差来源会导致 ADC 噪声，第一个是输出的噪声，第二个是 ADC 量化噪声，第三个是包括前述孔径抖动与取样抖动的抖动。以 dBFS 为单位的抖动所致理论 SNR 限制可表示为：

其中是输入频率，而是包括孔径抖动与频率抖动的 RMS 抖动。此公式显示，抖动愈低，SNR 愈佳。在相同的抖动程度之下，SNR 会因为输入频率提高而变得不佳。其中也显示取样频率不是造成 SNR 劣化的因素。

为了达到特定的 SNR，可以如下计算频率抖动需求：

以下将以 ADS5483 为例，计算不同输入频率允许的频率抖动。德州仪器这款 16 位 135MSPS ADC 的孔径抖动为 80fs。表 1 的前两栏显示不同输入频率之下的基准数据。以 SNR 与 FIN 等值做为已知参数，即可使用公式 1 计算全部允许的抖动，其结果显示于栏 4。以栏 5 显示的结果使用公式 3 即可进一步计算允许的频率抖动上限。

表 1. 频率抖动计算

如上表所示，若要达到 78.2dB SNR@100MHz，允许的频率抖动上限为 178.7fs，这是假设频率抖动影响整个尼奎斯特区域。

在此实例中，当取样率达到最高的 135MHz 时，fin=100MHz 便会出现在介于 67.5MHz 至 135MHz 的第二个尼奎斯特区域。ADC SNR 是以从 67.5MHz 劣化为 135MHz 的噪声计算而得。在实际设计中，所需的频带通常小于整个尼奎斯特频带，而且抖动需求可能会因为处理增益而较为宽松。

不过，以亚皮秒 RMS 值产生取样频率相当不容易，以下将探讨可发挥效用的可行之道。

产生低抖动频率的基本 PLL 设计方式

现今大多数低抖动频率产生器均整合图 1 所示的锁相回路 (PLL)，这会在负回馈回路中持续比较参照输入与电压控制震荡器 (VCO) 的频率及相位，直到全部锁定为止，而最终的输出会由 VCO 产生

图 1. 锁相回路设计方式

从噪声传输的观点来看，对于参照、PFD 充电泵、回路滤波器，以及频宽等于回路频宽的计数器/分配器噪声，PLL 就如同低通滤波器一般，然而 VCO 噪声则经过高通滤波的处理。将输出的相位噪声优化大致上与设定此回路频宽的位置有关。通常选择正确的回路滤波器值就能够调整回路频宽，而这个值通常涵盖被动式 RC 网络。

一般而言，如果参照噪声显得相当明显时，例如参照来自于远程的系统某处时，PLL 应该做为抖动清除器，而且回路频宽必须尽可能缩小，才能将参照噪声减弱。在此实例中，VCO 必须较为精确，以符合抖动需求。

另一方面，如果参照相当精确，例如一般为了产生频率而使用晶体振荡器做为参照的情况下，则应该尽可能设定最高的回路频宽，以便将 VCO 噪声减弱。

另外充电泵电流应该提高，因为充电泵会由充电泵增益 K 所分配，不过，提高充电泵电流也会相对提高充电泵本身所产生的噪声，因此，这仅适用于某一点，而且产生的结果必须经过实验的验证。

至于 R 分配器与 N 分配器的值，有几个重点必须考虑。R 分配器与 N 分配器在输出所产生的噪声与 N2 呈比例关系。产生的参照输入噪声与 (N/R)2 呈比例关系，而产生的 VCO 噪声则与 (1/N)2 呈比例关系。其中的冲突在于优化 VCO 噪声影响与参照输入及分配器影响，建议尽可能选择最大的 R，而将 N 保持在合理的值范围内。在所需的频带中，VCO 噪声通常比分配器噪声更加明显，因此选择较高的 VCO 频率并且以较大的 N 进行分配来获得输出，通常能够改善相位噪声，不过，这同样需要经过实验的验证。

解决方案实例

CDCE72010 是低抖动 PLL 型频率驱动器，能够将外部 VCXO 输出与含有 10 个整合式扇出缓冲的两个参照频率输入的其中之一同步处理，堪称为驱动现今高阶 ADC 的可行解决方案。图 2 显示 LTE 基地台收发板的频率解决方案。

图 2. LTE 基地台收发板的整合式频率解决方案

CDCE72010 可做为驱动多个高速组件的集中式时序解决方案，例如接收路径中的 ADC、功率放大器线性化回馈回路中的 ADC、传输路径中的高速 DAC，以及后续的 DUC/DDC/DPD 处理器。所有这些都需要精确的频率，回馈回路 ADC 更是其中最为关键的一环。

除了前文讨论的 PLL 设计方式之外，另外也有其它方法可用来提升 ADC 性能。

如公式 1 所示，起因于频率抖动的 SNR 劣化与输入频率 (IF) 成比例关系。以高 IF 取样模式运作的 ADC 能够简化混频阶段，以节省组件成本，例如线性化回馈回路中的 ADC，不过，指定频率抖动愈来愈不容易。对于这类的高 IF 取样，可以将窄频晶体滤波器放置在本文实例中所举的 CDCE72010 输出之后，以便进一步降低图 3 所示的频率信号热噪声。晶体滤波器的通过频宽总共约为 20kHz，不过晶体滤波器造成大约 6dB 的插入损耗。这个插入损耗以及从方波输出转换为正弦波输出的过程使得频率波形的转换斜率减少，因此造成传输期间对于噪声的频率边缘敏感度产生负面影响。紧接在滤波器之后增加一个 4:1 变压器能够补偿滤波器的耗损，并提供大斜率的频率转换，另外也能够将单端过滤的频率输出转换为差动信号。

对于频率抖动容差较宽松的低 IF 取样，则可以将差动输出耦合于 ADC 频率输入。

图 3. 高 IF 取样与低 IF 取样的频率接合

结论

产生绝佳的频率来驱动高速 ADC，并兼顾成本效益与整体性能，需要确实了解两项重点。首先是 ADC 如何运用于系统中，其次是不同的 PLL 组件在所需的频带中如何运作。因此，设定合理的回路频宽能够过滤噪声，经过进一步优化后则更能够提升 ADC 性能，而更加达到系统需求的程度。

参考

欲下载产品数据手册、应用指南或订购 CDCE72010 样品，请登录： www.ti.com/cdce72010-ca.
欲了解更多时钟相关信息，请登录：www.ti.com/clocks-ca.

关于作者

Lin Wu 为德州仪器高速产品部门产品营销经理，本身拥有美国爱荷华州立大学电子工程博士学位，目前拥有三项美国专利，并且曾发表多篇技术文章与会议论文。

电源管理

运用适当的频率设计降低取样抖动优化ADC SNR

摘要

简介

了解取样抖动对于 ADC 动态性能所产生的影响

产生低抖动频率的基本 PLL 设计方式

解决方案实例

结论

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