CDCLVP111-SP
- 将一个差分时钟输入对 LVPECL 分配至 10 个差分 LVPECL
- 与低压发射器耦合逻辑 (LVECL) 和 LVPECL 完全兼容
- 支持 2.375V 至 3.8V 的宽电源电压范围
- 通过 CLK_SEL 可选择时钟输入
- 低输出偏移(典型值为 15ps),适用于时钟分配 应用
- 额外抖动少于 1ps
- 传播延迟少于 355ps
- 开输入缺省状态
- 兼容低压差分信令 (LVDS)、电流模式逻辑 (CML) 和短截线串联端接逻辑 (SSTL) 输入
- 针对单端计时的 VBB 基准电压输出
- 频率范围为直流至 3.5GHz
- 支持国防、航天和医疗 应用
- 受控基线
- 同一组装和测试场所
- 同一制造场所
- 支持军用温度范围(-55°C 至 125°C) (1)
- 延长的产品生命周期
- 延长产品的变更通知周期
- 产品可追溯性
(1)提供定制温度范围。
CDCLVP111-SP 时钟驱动器能够以最低时钟分配偏移将 LVPECL 输入的一对差分时钟(CLK0 和 CLK1)分配至十对差分 LVPECL 时钟(Q0 和 Q9)输出。CDCLVP111-SP 可接受两个时钟源传入一个输入多路复用器。CDCLVP111-SP 专为驱动 50Ω 传输线路而设计。当一个输出引脚不被使用时,建议将其保持在开状态以减少功耗。如果只使用差分对中的输出引脚中的一个,那么其它输出引脚必须被同样地端接至 50Ω。
如果要求单端输入运行,VBB基准电压输出被使用。在这种情况下,VBB引脚应该被连接至CLK0并由一个 10nF 电容器旁通至接地 (GND)。
如需实现高速性能,强烈建议采用差分模式。
CDCLVP111-SP 的额定工作温度范围为 -55°C 至 125°C。
技术文档
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查看全部 12 类型 | 标题 | 下载最新的英语版本 | 日期 | |||
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* | 数据表 | CDCLVP111-SP 具有可选输入时钟驱动器的低电压 1:10 LVPECL 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2017年 2月 27日 |
* | SMD | CDCLVP111-SP SMD 5962-16207 | 2020年 9月 22日 | |||
* | 辐射与可靠性报告 | CDCLVP111-SP Total Ionizing Dose (TID) Radiation Report (Rev. A) | 2020年 1月 7日 | |||
* | 辐射与可靠性报告 | Single-Event Effects Test Report for CDCLVP111-SP 1:10 LVPECL Clock Distributor | 2017年 1月 30日 | |||
更多文献资料 | TI Engineering Evaluation Units vs. MIL-PRF-38535 QML Class V Processing (Rev. A) | 2023年 8月 31日 | ||||
应用手册 | 单粒子效应置信区间计算 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2022年 12月 2日 | |
应用手册 | 重离子轨道环境单粒子效应估算 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2022年 11月 30日 | |
电子书 | 电子产品辐射手册 (Rev. B) | 2022年 5月 7日 | ||||
选择指南 | TI Space Products (Rev. I) | 2022年 3月 3日 | ||||
电子书 | 电子产品辐射手册 (Rev. A) | 2019年 5月 21日 | ||||
用户指南 | TSW12D1620EVM-CVAL User's Guide (Rev. A) | 2019年 1月 29日 | ||||
EVM 用户指南 | CDCLVP111-SP Evaluation Module (CDCLVP111EVM-CVAL) | 2016年 11月 17日 |
设计和开发
如需其他信息或资源,请点击以下任一标题进入详情页面查看(如有)。
评估板
CDCLVP111EVM-CVAL — CDCLVP111-SP 1:10 LVPECL 时钟驱动器评估模块
CDCLVP111-SP EVM 利用陶瓷工程模型 (EM) 能够实现 CDCLVP111 时钟分配缓冲器的测试和验证。
用户指南: PDF
设计工具
CLOCK-TREE-ARCHITECT — 时钟树架构编程软件
时钟树架构是一款时钟树综合工具,可根据您的系统要求生成时钟树解决方案,从而帮助您简化设计流程。该工具从庞大的时钟产品数据库中提取数据,然后生成系统级多芯片时钟解决方案。
设计工具
PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.
模拟工具
PSPICE-FOR-TI — 适用于 TI 设计和模拟工具的 PSpice®
PSpice® for TI 可提供帮助评估模拟电路功能的设计和仿真环境。此功能齐全的设计和仿真套件使用 Cadence® 的模拟分析引擎。PSpice for TI 可免费使用,包括业内超大的模型库之一,涵盖我们的模拟和电源产品系列以及精选的模拟行为模型。
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参考设计
TIDA-010191 — 航天级、多通道、JESD204B 15GHz 时钟参考设计
相控阵天线和数字波束形成是将提高未来星型雷达成像和宽带卫星通信系统性能的关键技术。与模拟波束形成不同,数字波束形成通常需要每个天线元件有一组数据转换器。这些转换器需要具有特定定义的相位关系的时钟。此参考设计展示了如何生成具有定义的和可调节相位关系的低噪声兆赫至千兆赫时钟信号。时钟相位甚至可以在发生单个事件后进行恢复。JESD204B 支持通过在 3.2GHz 频率和 10ps 板间偏移下运行两个 ADC12DJ3200QML-SP 评估模块及其相应的基于 FPGA 的捕获平台来展示。
设计指南: PDF
封装 | 引脚 | 下载 |
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CFP (HFG) | 36 | 查看选项 |
订购和质量
包含信息:
- RoHS
- REACH
- 器件标识
- 引脚镀层/焊球材料
- MSL 等级/回流焊峰值温度
- MTBF/时基故障估算
- 材料成分
- 鉴定摘要
- 持续可靠性监测
包含信息:
- 制造厂地点
- 封装厂地点
推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。